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2013 semiconductor market forecast lowered to 6% from 7.5%

Title : 2013 semcionductor market forecast lowered to 6% from 7.5%

by BillJewell

 

Published on 05-30-2013 07:00 AM

2013 1Q 세계 반도체 시장은 예상보다 돌았다. WSTS(World Semiconductor Trade Statistics) 따르면 2012 4Q 대비 4.5% 떨어졌다. 이러한 유동성의 하락 요인은 PC 시장에서 기인했다. IDC(International Data Corporation) 따르면, 2013 1Q PC 선적은 2012 4Q 비해 15% 감소했으며, 2012 1Q 대비 14% 감소했다. 다른 주요 시장은 지속적으로 강세였다. IDC 2013 media tablet 선적이 전년대비 124% 증가할 것으로 예측했다. PC media tablet 합해 2013 1Q에는 전년대비 15% 증가한 것으로 나타났다. 2013 1Q Mobile Phone 선적은 전년대비 4% 증가하였다. 그러나 smart phone – with high semiconductor content – 작년에 비해 42% 증가했으며, 상태로라면 2012 보다 43% 증가할 것으로 보인다.

Media tablet 그리고 smart phone 강한 성장이 2013년에도 지속 것을 보인다. IDC 2013년에 media tablet 59% 성장과 2015년에는 PC시장을 능가할 것으로 예측했다. Smart phone들은 2013년에 30% 증가하고, mobile phone 시장의 50% 넘어설 것으로 예상했다. 경제 성장은 2012년이 지나면서 조금 회복됐다. IMF(International Monetary Fund) 4 예측에서 2012 3.2% 대비 2013 3.3% 증가했다.

2013년의 2분기는 2013 1Q 지나면서 건강한 성장을 약속하는 것으로 보인다. 아래는 주요 반도체 회사들의 유효한 수익 보도(revenue guidance)이다. Micron 세부 보도를 제공하지 않았으나 반도체 보도에서 Micron 조금의 성장 기대와 DRAM flash 가격 변화를 기반으로 수익 증가를 예상할 있다. Low 쪽의 guidance 대해서는 비관적이며, 6 회사들의 5 회사가 예상을 거부했다. Midpoint guidance 현실 적인데, Qualcomm 제외하곤 모두 증가를 보여준다. Qualcomm 약간 guidance 대해 사업적인 시기적 유행이라고 인용했다. Hign guidance 6개의 회사들이 평균 6% 숫자를 제공했다.

2월에 우리 반도체 보도는 반도체 시장이 2013년에 7.5% 성장과 2014 12% 예상했다. 비록 2013 1Q 예상보단 작았지만, 일반적인 유행의 방향은 여전히 중간의 성장을 하고 있다. 우리는 2013년의 예상치를 6% 하향조정했다. 우리는 세계 경제의 계속된 발전에 따라 2014년에 대한 예상 12% 유지한다. 아래 표에 2013년과 2014년의 최근 예상을 비교했다.

 

원본 글 출처 : http://www.semiwiki.com/forum/content/2444-2013-semcionductor-market-forecast-lowered.html

 

본 글은 상업적 목적이 없이 순수 본인의 공부 목적으로 단순 번역(의역;;)만을 하고 있습니다. 저작권 등의 문제가 된다면 삭제하겠습니다.

글 내용에 대한 Feedback은 활발하게 받습니다. 잘 못 오역된 부분 지적해 주시면 고맙겠습니다.

(kirknodeng@gmail.com)

 

 

아 진짜 번역이 한심하게 됐구만…

Challenges of 20nm IC Design

Title : Challenges of 20nm IC Design

by daniel_payne

 

Published on 04-30-2013 01:38 AM 

 

20nm 급 설계하는 것은 28nm에서 보다 더 어렵다. 그 원인은 lithography process variability 에 따라 모험적이기 때문이다. 이로 인해 EDA tool들과 Mask를 만드는 것들에 대한 변화가 요구된다. 20nm 디자인의 매력은 20억개의 Transistor들로 SoCs를 만들고 있다는 점이다. Saleem Haider(Synopsys)는 지난 주 나와 Synopsys사가 20nm 설계을 가능하게 하도록 EDA Software를 어떻게 재가공 했는지에 대해서 이야기를 나눴다.

Saleem Haider, Synopsys

20nm Geometries with 193nm Wavelength

 

우수한 Process 개발 엔지니어들이 Imersion lithography를 이용해 어떻게 하면 193nm wavelength light를 가지고 20nm geometries를 해결할 수 있는지 찾아냈다. 그러나 이 geometries를 만들기 위해서는 두 개의 Mask로 나눠서 해야만 했다. 이것을 Double Patterning Technology (DPT) 라 부른다.

Immersion Lithography, source: Wikipedia

 

DPT 사용해서 하나의 layer poly 또는 metal 1 같이 나누어 개의 분리된 mask 나눠야 한다. 그리고, layer 20nm geometries 만들기 위해 개의 마스크들로부터 노광을 겹쳐서 해준다.

14nm 그리고 이하의 공정에서 하나의 layer 3 혹은 많은 pattern 넣는 것이 계속 것이다.

Double Patterning Technology (DPT)

 

Mask layer 부분으로 나눠질 때의 공정을 Coloring 이라 부르고, 트릭은 인접 geometrie들이 다른 색상을 가지는지 확인하는 것이다DPT에서는 cell library PnR 둘다 DPT 호환이 되는지 확인해야 한다. IC Layout 에서 종종 DPT 공정은 via 배열들을 수용하기 위해 stitching을 사용해야 한다.

DPT Coloring

 

stitching line-end effect 함께 yield 저하의 원인이 있다.

초기에 문제에 대해서 인지하고, 이를 engineering trade-offs 만들 있다파운드리들은 어떻게 high yield 만들 있을지 layout rules 만들고, node에서는 5000개의 rule들이 있다DPT 기술을 사용하는 것 또한 인접한 net들 사이 더플 마스크에서 subtle shifts에 의해 야기된 캐패시턴스 변화의 원인이 된다.

 

원본 글 출처 : http://www.semiwiki.com/forum/content/2279-challenges-20nm-ic-design.html

본 글은 상업적 목적이 없이 순수 본인의 공부 목적으로 단순 번역(의역;;)만을 하고 있습니다. 저작권 등의 문제가 된다면 삭제하겠습니다.

글 내용에 대한 feedback은 활발하게 받습니다. 잘 못 오역된 부분 지적해 주시면 고맙겠습니다.

(kirknodeng@gmail.com)

 

 

 얼마전 삼성과 시높시스가 14nm 공정을 setup 했다는 webinar를 진행했었다. 다양한 IP들에 대한 검증을 끝냈다고 하는데

fin-FET를 이용해서 더 낮은 전압으로 더 낮은 delay를 구현하고, 더 적은 전력소모가 된다고 한다. 과연 공정 발전은 어디까지 될지 기대된다.