Challenges of 20nm IC Design

Title : Challenges of 20nm IC Design

by daniel_payne

 

Published on 04-30-2013 01:38 AM 

 

20nm 급 설계하는 것은 28nm에서 보다 더 어렵다. 그 원인은 lithography process variability 에 따라 모험적이기 때문이다. 이로 인해 EDA tool들과 Mask를 만드는 것들에 대한 변화가 요구된다. 20nm 디자인의 매력은 20억개의 Transistor들로 SoCs를 만들고 있다는 점이다. Saleem Haider(Synopsys)는 지난 주 나와 Synopsys사가 20nm 설계을 가능하게 하도록 EDA Software를 어떻게 재가공 했는지에 대해서 이야기를 나눴다.

Saleem Haider, Synopsys

20nm Geometries with 193nm Wavelength

 

우수한 Process 개발 엔지니어들이 Imersion lithography를 이용해 어떻게 하면 193nm wavelength light를 가지고 20nm geometries를 해결할 수 있는지 찾아냈다. 그러나 이 geometries를 만들기 위해서는 두 개의 Mask로 나눠서 해야만 했다. 이것을 Double Patterning Technology (DPT) 라 부른다.

Immersion Lithography, source: Wikipedia

 

DPT 사용해서 하나의 layer poly 또는 metal 1 같이 나누어 개의 분리된 mask 나눠야 한다. 그리고, layer 20nm geometries 만들기 위해 개의 마스크들로부터 노광을 겹쳐서 해준다.

14nm 그리고 이하의 공정에서 하나의 layer 3 혹은 많은 pattern 넣는 것이 계속 것이다.

Double Patterning Technology (DPT)

 

Mask layer 부분으로 나눠질 때의 공정을 Coloring 이라 부르고, 트릭은 인접 geometrie들이 다른 색상을 가지는지 확인하는 것이다DPT에서는 cell library PnR 둘다 DPT 호환이 되는지 확인해야 한다. IC Layout 에서 종종 DPT 공정은 via 배열들을 수용하기 위해 stitching을 사용해야 한다.

DPT Coloring

 

stitching line-end effect 함께 yield 저하의 원인이 있다.

초기에 문제에 대해서 인지하고, 이를 engineering trade-offs 만들 있다파운드리들은 어떻게 high yield 만들 있을지 layout rules 만들고, node에서는 5000개의 rule들이 있다DPT 기술을 사용하는 것 또한 인접한 net들 사이 더플 마스크에서 subtle shifts에 의해 야기된 캐패시턴스 변화의 원인이 된다.

 

원본 글 출처 : http://www.semiwiki.com/forum/content/2279-challenges-20nm-ic-design.html

본 글은 상업적 목적이 없이 순수 본인의 공부 목적으로 단순 번역(의역;;)만을 하고 있습니다. 저작권 등의 문제가 된다면 삭제하겠습니다.

글 내용에 대한 feedback은 활발하게 받습니다. 잘 못 오역된 부분 지적해 주시면 고맙겠습니다.

(kirknodeng@gmail.com)

 

 

 얼마전 삼성과 시높시스가 14nm 공정을 setup 했다는 webinar를 진행했었다. 다양한 IP들에 대한 검증을 끝냈다고 하는데

fin-FET를 이용해서 더 낮은 전압으로 더 낮은 delay를 구현하고, 더 적은 전력소모가 된다고 한다. 과연 공정 발전은 어디까지 될지 기대된다.

Leave a Reply